مقدمه‌ای بر سنتز منطقی با استفاده از زبان توصیف سخت‌افزار Verilog ۲۰۲۲
Introduction to Logic Synthesis using Verilog HDL 2022

مقدمه‌ای بر سنتز منطقی با استفاده از Verilog HDL، نحوه‌ی نگارش توصیفات دقیق Verilog از سیستم‌های دیجیتال را شرح می‌دهد که می‌توان آن‌ها را به لیست شبکه‌های سیستم دیجیتال با ویژگی‌های مطلوب سنتز کرد. این کتاب شامل مثال‌های متعددی از Verilog است که با شبکه‌های ترکیبی ساده شروع شده و به سیستم‌های منطقی ترتیبی همگام پیش می‌رود. اشتباهات رایج در توسعه‌ی Verilog HDL قابل سنتز نیز به همراه روش‌های اجتناب از آن‌ها مورد بحث قرار می‌گیرند. مخاطب هدف، هر کسی است که درک اولیه‌ای از اصول منطق دیجیتال دارد و مایل است نحوه‌ی مدل‌سازی سیستم‌های دیجیتال را در Verilog HDL به گونه‌ای بیاموزد که امکان سنتز خودکار را نیز فراهم کند. طیف گسترده‌ای از خوانندگان، از علاقه‌مندان و دانشجویان مقطع کارشناسی گرفته تا متخصصان باتجربه، این اثر را جذاب و در دسترس خواهند یافت. این کتاب پوشش مختصری از مطالب ارائه می‌دهد و شامل مثال‌های بسیاری است که به خوانندگان این امکان را می‌دهد تا به سرعت مدل‌های Verilog قابل سنتز با کیفیت بالا تولید کنند.

Introduction to Logic Synthesis Using Verilog HDL explains how to write accurate Verilog descriptions of digital systems that can be synthesized into digital system netlists with desirable characteristics. The book contains numerous Verilog examples that begin with simple combinational networks and progress to synchronous sequential logic systems. Common pitfalls in the development of synthesizable Verilog HDL are also discussed along with methods for avoiding them. The target audience is anyone with a basic understanding of digital logic principles who wishes to learn how to model digital systems in the Verilog HDL in a manner that also allows for automatic synthesis. A wide range of readers, from hobbyists and undergraduate students to seasoned professionals, will find this a compelling and approachable work. The book provides concise coverage of the material and includes many examples, enabling readers to quickly generate high-quality synthesizable Verilog models.